Thiết kế và đánh giá chip tăng tốc phần cứng nhân ma trận số nguyên 16-bit kích thước 32×32 trên công nghệ PDK 45nm
DOI:
https://doi.org/10.54939/1859-1043.j.mst.IITE.2025.45-53Từ khóa:
MAC; Tăng tốc phần cứng; Bộ công cụ Cadence EDA; FreePDK45nm CMOS; VLSI; RTL đến GDSII.Tóm tắt
Bài báo này trình bày thiết kế và hiện thực một bộ nhân ma trận 32×32 sử dụng dữ liệu số nguyên 16 bit, hướng đến các ứng dụng tăng tốc phần cứng. Thiết kế được mô tả bằng ngôn ngữ VHDL và được tổng hợp bằng bộ công cụ Cadence EDA với công nghệ CMOS FreePDK45nm để triển khai ASIC. Kiến trúc đề xuất áp dụng các kỹ thuật pipeline và song song nhằm tối ưu hóa tốc độ và mức tiêu thụ điện năng. Kết quả Place and Route sau bố trí cho thấy thiết kế đạt tần số hoạt động tối đa 200 MHz, chiếm diện tích 107.240 μm² và tiêu thụ 350,24 mW điện năng trong điều kiện điển hình. Các kết quả thực nghiệm xác nhận tính khả thi của thiết kế đối với các hệ thống nhúng hiệu năng cao, thiết bị biên và các ứng dụng xử lý tín hiệu số.
Tài liệu tham khảo
[1]. Thejaswini, Gautham Suresh, Chiraag, and Sukumar Nandi. “Approximate CNN Hardware Accelerators for Resource Constrained Devices.” IEEE Access, (2025). DOI: 10.1109/ACCE-SS.2025.3529668
[2]. Bhajantri, and Hiremath. “Design of Area and Power Efficient MAC Architecture Using CNN for DSP Applications.” International Journal of Intelligent Systems and Applications in Engineering (IJISAE), 12(14s), 141–147, (2024).
[3]. Zhi-Gang Liu, Paul N. Whatmough, and Matthew Mattina. “Sparse Systolic Tensor Array for Efficient CNN Hardware Acceleration.” arXiv preprint arXiv:2009.02381v2 [cs.AR], (2020).
[4]. Kevin Kiningham, Michael Graczyk, and Athul Ramkumar. “Design and Analysis of a Hardware CNN Accelerator.” Computer Science, Engineering, Stanford University, (2017).
[5]. Cristina Silvano, et al. “A Survey on Deep Learning Hardware Accelerators for Heterogeneous HPC Platforms.” arXiv preprint arXiv:2306.15552v3 [cs.AR], (2025).
[6]. James Garland and David Gregg. “Low Complexity Multiply Accumulate Unit for Weight-Sharing Convolutional Neural Networks.” IEEE Computer Architecture Letters, 16(2), (2017).
[7]. Hongxiang Fan, Martin Feriancy, et al. “Algorithm and Hardware Co-design for Reconfigurable CNN Accelerator.” arXiv preprint arXiv:2111.12787v1 [cs.LG], (2021).
[8]. Ehab M. Ibrahim, Linyan Mei, and Marian Verhelst. “Survey and Benchmarking of Precision-Scalable MAC Arrays for Embedded DNN Processing.” arXiv preprint arXiv:2108.04773v1 [cs.DC], (2021).
[9]. Cadence Design Systems, Inc. “Innovus User Guide.” United States of America, (2022).
[10]. Cadence Design Systems, Inc. “Genus User Guide for Legacy UI.” United States of America, (2018).
[11]. FreePDK45 Process Design Kit. [Online]. Available: https://eda.ncsu.edu/freepdk/freepdk45/
